03 Basic Concepts

어휘 관례

공백

• 공백 (\b), 탭 (\t), 줄 바꿈 (\n)으로 공백이 구성됨

• Verilog에서 토큰을 구분하거나 문자열 안에 있을 때를 제외하고는 무시됨

• 주석
• 한 줄 주석은 “//”로 시작함
• 여러 줄 주석은 “/*”로 시작하여 “*/”로 끝남

a = b && c; // 이것은 한 줄 주석임
/* 이것은 여러 줄에 걸친
주석임 */
/* 이것은 /* 허용되지 않는 */ 주석임 */
/* 이것은 //허용되는 주석임 */

연산자

• 단항, 이항, 삼항 연산자가 있음

a = ~b; // ~는 단항 연산자임. b는 피연산자
a = b && c; // &&는 이항 연산자임. b와 c는 피연산자
a = b ? c : d; // ?:는 삼항 연산자임. b, c, d는 피연산자

숫자 표기법

• 크기가 있는 숫자: <크기>’<기수 형식><숫자> (’d/’D, ’h/’H ’b/B ’o/’O)

4'b1111 // 4비트 이진수
12'habc // 12비트 16진수
16'd255 // 16비트 10진수

• 크기가 없는 숫자: <크기>가 없으며 10진수의 경우 <기수 형식>을 생략할 수 있음

23456 // 32비트 10진수 (기본값)
'hc3 // 32비트 16진수
'o21 // 32비트 8진수

• X 또는 Z 값: X는 알 수 없는 값, Z는 하이 임피던스 값을 나타냄

12'h13x // 12비트 16진수이며, 4개의 가장 하위 비트는 알 수 없음
6'hx // 6비트 16진수
32'bz // 32비트 하이 임피던스(high impedance) 숫자

• 음수

-6'd3 // 3의 2의 보수로 저장된 6비트 음수
-6'sd3 // 부호 있는 정수 수학 연산을 수행하기 위해 사용됨
4'd-2 // 잘못된 명세

• 밑줄과 물음표: 가독성을 향상시키기 위해 사용됨

12'b1111_0000_1010 // 가독성을 위한 밑줄 문자 사용
4'b10?? // 4'b10zz와 동일함

문자열

• 문자열은 쌍따옴표 (“”)로 둘러싸인 문자의 나열임

• 문자열은 한 줄에 포함되어야 함

"Hello Verilog World" // 문자열
"a / b" // 문자열

식별자와 키워드

• 키워드는 언어 구성을 정의하기 위해 예약된 특별한 식별자임

• 식별자는 디자인 내에서 참조할 수 있도록 객체에 주어진 이름임
• 영숫자, 밑줄 (_), 또는 달러 기호 ($)로 구성됨
• 대소문자를 구분함

reg value; // reg는 키워드, value는 식별자
input clk; // input은 키워드, clk는 식별자

데이터 타입

값 집합

스트렝스 레벨

• 디지털 회로에서 다른 강도의 드라이버 간의 충돌을 해결하기 위함

• 값 레벨 0과 1은 스트렝스 레벨을 가질 수 있음 (예: supply0, supply1)

Nets

• Nets는 하드웨어 요소 간의 연결을 나타냄

• Nets는 주로 wire 키워드로 선언됨



wire a; // 위의 회로를 위해 wire a를 선언
wire b, c; // 위의 회로를 위해 두 개의 wire b, c를 선언
wire d = 1'b0; // wire d는 선언 시 논리 값 0으로 고정

레지스터

• 레지스터는 데이터 저장 요소를 나타내며 값을 유지

• 레지스터 데이터 타입은 주로 reg 키워드로 선언됨

• Verilog의 레지스터 용어와 하드웨어 레지스터 (FFs)를 혼동하면 안됨

reg reset; // reset라는 값을 유지할 수 있는 변수를 선언함
initial // 이 구조는 나중에 논의될 예정
begin
    reset = 1'b1; // reset을 1로 초기화하여 디지털 회로를 리셋함
    #100 reset = 1'b0; // 100 시간 단위 후에 reset은 해제됨
end

• 부호 레지스터

reg signed [63:0] m; // 64비트 부호 있는 값
integer i; // 32비트 부호 있는 값

벡터

• Nets 또는 reg 데이터 타입은 벡터로 선언될 수 있음 (다중 비트 너비)

• 벡터는 [high#:low#] 또는 [low#:high#]로 선언할 수 있지만, 왼쪽 번호는 항상 벡터의 가장 중요한 비트 (MSB)임

wire a; // 스칼라 net 변수, 기본값
wire [7:0] bus; // 8비트 버스
wire [31:0] busA, busB, busC; // 32비트 너비의 3개의 버스
reg clock; // 스칼라 레지스터, 기본값
reg [0:40] virtual_addr; // 벡터 레지스터, 가상 주소는 41비트 너비

• 벡터 부분 선택

busA[7] // 벡터 busA의 7번째 비트
bus[2:0] // 벡터 bus의 가장 하위 3비트
// bus[0:2] 사용은 불가능함
// 범위 지정 시 가장 상위 비트는 항상 왼쪽에 있어야 함
virtual_addr[0:1] // 벡터 virtual_addr의 가장 상위 2비트

• 가변 벡터 부분 선택
• [<starting_bit>+:width] → starting bit부터 증가하는 부분 선택
• [<starting_bit>-:width] → starting bit부터 감소하는 부분 선택

reg [255:0] datal; // 리틀 엔디언 표기법
reg [0:255] data2; // 빅 엔디언 표기법
reg [7:0] byte; // 가변 파트 선택을 사용하여 부분을 선택할 수 있음
byte = datal[31-:8]; // 시작 비트 = 31, 너비 = 8 => data[31:24]
byte = datal[24+:8]; // 시작 비트 = 24, 너비 = 8 => data[31:24]
byte = data2[31-:8]; // 시작 비트 = 31, 너비 = 8 => data[24:31]
byte = data2[24+:8]; // 시작 비트 = 24, 너비 = 8 => data[24:31]

// 시작 비트도 변수일 수 있음. 너비는 상수여야 함
// 따라서 루프 내에서 변수 파트 선택을 사용하여 벡터의 모든 바이트를 선택할 수 있음
for (i=0; i<=31; i=i+1)
    byte = datal[(i*8)+:8]; // 순서는 [7:0], [15:8]... [255:248]임
// 벡터의 일부를 초기화할 수 있음
datal[(byteNum*8)+:8] = 8'b0; // byteNum = 1일 경우, 8비트 [15:8]를 클리어함

정수

• 정수는 양을 조작하기 위한 일반적인 목적의 레지스터 데이터 타입이며 키워드 integer로 선언됨

integer counter; // 카운터로 사용되는 일반 목적의 변수
initial
    counter = -1; // 카운터에 음의 값 1이 저장

실수

• 실제 레지스터 데이터 타입은 real 키워드로 선언됨

real delta; // delta라는 실수 변수를 정의
initial begin
    delta = 4.10e0; // delta에 과학적 표기법으로 값을 할당
delta = 2.13; // delta에 2.13이라는 값을 할당
end

integer i; // i라는 정수 변수를 정의
initial
    i = delta; // i는 2.13의 반올림된 값인 2를 얻음

시간

• 시간 데이터 타입은 시뮬레이션 시간을 저장하기 위해 사용되며 키워드 time으로 선언됨

time save_sim_time; // 시뮬레이션 시간을 저장할 time 변수를 정의
initial
    save_sim_time = $time; // 현재의 시뮬레이션 시간을 저장

배열

• reg, integer, time, real 및 벡터 레지스터 데이터 타입에 대한 배열이 허용됨

• 여러 차원의 배열은 어떤 차원 수로도 선언될 수 있음

integer count [0:7]; // 8개의 count 변수를 갖는 배열
reg bool [31:0]; // 32개의 1비트 boolean 레지스터 변수를 갖는 배열
time chk_point[1:100]; // 100개의 time 체크포인트 변수를 갖는 배열
reg [4:0] port_id[0:7]; // 각 포트 아이디가 5비트 너비를 갖는 8개의 포트 아이디 배열
integer matrix [4:0][0:255]; // 정수형 2차원 배열
reg [63:0] array_4d [15:0][7:0][7:0][255:0]; // 4차원 배열
wire [7:0] w_array2 [5:0]; // 8비트 벡터 와이어의 배열 선언
wire w_array1[7:0][5:0]; // 단일 비트 와이어의 배열 선언

• 할당

count[5] = 0; // count 변수 배열의 5번째 요소를 초기화
chk_point[100] = 0; // 100번째 time 체크포인트 값을 초기화
port_id[3] = 0; // port id 배열의 3번째 요소(5비트 값)를 초기화
matrix[1][0] = 33559; // [1][0]에 의해 인덱싱된 요소의 값을 33559로 설정
array_4d[0][0][0][0][15:0] = 0; // 인덱스 [0][0][0][0]로 접근되는 레지스터의 15:0 비트를 초기화

메모리

• 메모리는 Verilog에서 레지스터의 1차원 배열로 모델링됨

reg mem1bit [0:1023]; // 1K 크기의 1비트 워드를 갖는 메모리 mem1bit 
reg [7:0] membyte[0:1023]; // 1K 크기의 8비트 워드(바이트)를 갖는 메모리 membyte 
membyte [511] // 주소가 511인 1바이트 워드를 가져옴

매개변수

• Verilog는 모듈 내에서 parameter 키워드로 상수를 정의할 수 있게 함

• 매개변수는 변수로 사용될 수 없음

parameter port_id = 5; // 상수 port id를 정의함
parameter cache_line_width = 256; // 캐시의 너비를 정의하는 상수
parameter signed [15:0] WIDTH; // 매개변수 WIDTH에 대한 고정된 부호 및 범위를 설정함

• 로컬 매개 변수 (키워드: localparam)는 그 값이 변경되어서는 안될 때 매개변수를 정의하는 데 사용됨 (예: 상태 인코딩).

localparam state1 = 4'b0001,  // state1은 4비트 값으로 0001을 가짐
state2 = 4'b0010,             // state2는 4비트 값으로 0010을 가짐
state3 = 4'b0100,             // state3는 4비트 값으로 0100을 가짐
state4 = 4'b1000;             // state4는 4비트 값으로 1000을 가짐

문자열

• 문자열은 reg에 저장될 수 있음

• 레지스터의 너비는 문자열을 수용할 수 있어야 함

• 문자열의 각 문자는 8비트 (1 byte)를 차지함

reg [8*18:1] string value; // 18바이트 너비의 변수를 선언함
initial
	string value = "Hello Verilog World"; // 문자열은 변수에 저장될 수 있음

• 특수 문자

시스템 태스크

$

• Verilog는 일정한 루틴 작업을 위한 표준 시스템 태스크를 제공하며 이는 $<keyword> 형태로 나타냄

정보 표시

• $display는 변수의 값을 표시하는 주요 시스템 태스크

• 사용법: $display(p1, p2, p3, ..., pn) 여기서 p1 ~ pn은 문자열로 표시될 수 있음

• C 언어의 printf와 매우 유사함

• $display는 기본적으로 문자열의 끝에 줄 바꿈을 삽입함

• 문자열 포맷 지정

• $display태스크

// 따옴표 안의 문자열 표시
$display("Hello Verilog World");
-- Hello Verilog World

// 현재 시뮬레이션 시간 230의 값 표시
$display($time);
-- 230

// 시간 200에서의 41비트 가상 주소 1fe0000001c 값 표시
reg [0:40] virtual_addr;
$display("At time %d virtual address is %h", $time, virtual_addr);
-- At time 200 virtual address is 1fe0000001c

// 2진수로 포트 아이디 5의 값 표시
reg [4:0] port_id;
$display("ID of the port is %b", port_id);
-- ID of the port is 00101

// × 문자 표시하기
// 2진수로 4비트 버스 10xx (신호 충돌) 값 표시
reg [3:0] bus;
$display("Bus value is %b", bus);
-- Bus value is 10xx

// 가장 상위 모듈인 top 아래에 인스턴스화된 p1의 계층적 이름 표시
// 인수가 필요없음. 유용한 기능
$display("This string is displayed from %m level of hierarchy");
-- This string is displayed from top.p1 level of hierarchy

// 특수 문자, 줄 바꿈 및 % 표시하기
$display ("This is a \n multiline string with a %% sign");
-- This is a
-- multiline string with a % sign

정보 모니터링

• Verilog는 신호 값이 변경될 때 신호를 모니터링하는 메커니즘을 제공함

• 사용법: $monitor(p1, p2, ..., pn) 여기서 p1 ~ pn은 문자열로 표시될 수 있음

• $monitor는 변수나 신호의 값을 지속적으로 모니터링함

• $display와는 달리 $monitor는 한 번만 호출해야 함

• $monitoron/$monitoroff는 모니터링을 켜고/끄는 데 사용됨

// 시간과 신호 clock 및 reset의 값을 모니터링함
// Clock은 매 5시간 단위마다 토글하고 reset은 10시간 단위에서 하강함
initial
begin
	$monitor ($time, "신호 clock의 값 = %b reset = %b", clock, reset);
end

-- 0 신호 clock의 값 = 0 reset = 1
-- 5 신호 clock의 값 = 1 reset = 1
-- 10 신호 clock의 값 = 0 reset = 0

시뮬레이션 중 정지 및 종료

• $stop 태스크는 시뮬레이션 중에 중지시키기 위해 제공됨

• 사용법: $stop

• $stop 태스크는 설계자가 시뮬레이션을 일시 중단하고 설계의 신호 값을 검사하려 할 때 사용됨

• $finish 태스크는 시뮬레이션을 종료함

• 사용법: $finish

// 100의 시간에 시뮬레이션을 정지하고 결과를 검토하는 프로그램
// 1000의 시간에 시뮬레이션 종료
initial // 시뮬레이션의 시작에서 (time = 0에서) 한 번 실행되는 코드 블록. 이 블록 내의 코드는 시뮬레이션을 시작할 때 한 번 실행됨
begin
clock = 0; // clock 신호를 0으로 초기화함
reset = 1; // reset 신호를 1로 초기화함
#100 $stop; // 시뮬레이션을 time = 100에서 일시 중지함. 디버깅 중에 신호 값을 확인하거나 시뮬레이션 상태를 검사할 수 있는 기회를 제공함
#900 $finish; // time = 1000에서 시뮬레이션을 완전히 종료함. $stop과 달리 시뮬레이션을 완전히 종료하고 모든 출력 파일을 닫고, 사용 중인 모든 자원을 해제함
end

컴파일 지시자

`

`define

• `define 지시자는 Verilog에서 텍스트 매크로를 정의하는 데 사용됨

// 기본 워드 크기를 정의하는 텍스트 매크로 정의
// 코드 내에서 'WORD SIZE'로 사용됨
`define WORD SIZE 32

// 별칭 정의. 코드에서 's가 나타나면 $stop으로 대체됨
`define S $stop;

// 자주 사용되는 텍스트 문자열 정의
`define WORD_REG reg [31:0]
// 그런 다음 'WORD_REG'로 32비트 레지스터를 정의할 수 있음. 'WORD_REG reg32;

`include

• `include 지시자는 컴파일 중에 다른 Verilog 파일에 소스 파일의 전체 내용을 포함하게 해줌 (C/C++의 #include와 유사)

// header.v 파일을 포함시킴
// 이 파일은 main verilog 파일인 design.V에 선언들을 포함하고 있음
`include header.v
...
...
<design.v 파일 내의 Verilog 코드>
...
...