04 Modules and Ports

모듈

• 모듈은 명확한 부분으로 구성된 기본 구축 블록임
• 모듈 이름, 포트 목록, 포트 선언, 선택적 매개변수
• 변수 선언, 데이터 플로우 문장, 하위 모듈의 인스턴스화, 행동 블록, 작업, 및 함수들

• SR 래치 예시

포트 목록

• 포트(터미널로 불림)는 모듈이 그 환경과 소통할 수 있는 인터페이스를 제공함
• 모듈의 내부는 환경에게 보이지 않음
• 환경은 포트를 통해서만 모듈과 상호 작용할 수 있음

• 4-비트 풀 애더 예시
• Top: 최상위 모듈로 포트가 없음
• fulladd4: 풀 애더 모듈이며 Top 아래에서 인스턴스화됨
• fulladd4는 포트 a, b, c_in에 입력을 받고 포트 sum, c_out에서 출력을 생성함

포트 선언

• 모든 포트는 모듈 내의 포트 목록에서 선언되어야 함
• 포트 목록의 각 포트는 포트 신호의 방향에 기반하여 입력, 출력, 또는 inout으로 정의됨

verilog 키워드	포트 타입
input	입력 포트
output	출력 포트
inout	양방향 포트

• 4-비트 풀 애더 예시

module fulladd4(sum, c_out, a, b, c_in);

//포트 선언 부분 시작
output [3:0] sum; output c_cout;
input [3:0] a, b; input c_in;

//포트 선언 부분 끝
...
<모듈 내부>
...
endmodule

module fulladd4(output reg [3:0] sum, 
		output reg c_out,
		input [3:0] a, b,
		input c_in);
...
‹모듈 내부>
...
endmodule

포트 연결 규칙

입력

• 내부적으로, 입력 포트는 항상 net 타입이어야 함

• 외부적으로, 입력은 reg 또는 net인 변수에 연결될 수 있음

출력

• 내부적으로, 출력 포트는 reg 또는 net 타입이 될 수 있음

• 외부적으로, 출력은 항상 net에 연결되어야 함 (절대 reg 타입이 아님!)

양방향

• Inout 포트는 항상 net 타입이어야 함

너비 일치

• 모듈 간 포트 연결을 만들 때 내부 및 외부 포트 비트 폭이 일치해야 하며, 그렇지 않으면 경고가 발생함

연결되지 않은 포트

• Verilog는 특정한 이유로 포트가 연결되지 않게 허용함

부적절한 포트 연결의 예시

module Top;

// 연결 변수 선언
reg [3:0]A, B;
reg C_IN;
reg [3:0] SUM; // 이 부분은 net 타입이어야 함 (예: wire)
wire c_OUT;

// fulladd4를 인스턴스화하고, 이를 fa0이라 부름
fulladd4 fa0 (SUM, C_OUT, A, B, C_IN) ;
// 부적절한 연결인데, 이는 fulladd4 모듈의 출력 포트 sum이 Top 모듈의 레지스터 변수 SUM에 연결되어 있기 때문임
// 일반적으로 출력 포트는 wire 타입과 연결되어 있어야 하기 때문
.
.
<stimulus>
.
.
endmodule

module fulladd4 (sum, c_out, a, b, c_in);

// 포트 선언 부분 시작
output [3:0] sum; 
output c_cout;  //
input [3:0] a, b; 
input c_in;
// 포트 선언 부분 끝
...
<module internals>
...
endmodule

외부 신호에 포트 연결하기

• 정렬된 목록으로 연결하기 (위치 매핑)
• 연결되어야 하는 신호들은 모듈 정의에서 포트 목록과 동일한 순서로 모듈 인스턴스화에서 나타나야 함
• 아래 코드와 같이 argument의 순서가 같아야 함

...
fulladd4 fa_ordered(SUM, C_OUT, A, B, C_IN);
...

...
module fulladd4(sum, c_out, a, b, c_in);
...

• 이름으로 포트 연결하기 (이름 매핑)
• 큰 디자인의 포트 순서를 기억하는 것은 실용적이지 않음
• .c_out(C_OUT): fa_byname 인스턴스의 c_out 포트를 C_OUT 신호에 연결함
• .sum(SUM): fa_byname 인스턴스의 sum 포트를 SUM 신호에 연결함
• .b(B): fa_byname 인스턴스의 b 포트를 B 신호에 연결함
• .c_in(C_IN): fa_byname 인스턴스의 c_in 포트를 C_IN 신호에 연결함
• .a(A): fa_byname 인스턴스의 a 포트를 A 신호에 연결함

// 모듈 fa_byname을 인스턴스화하고 신호를 이름으로 포트에 연결함
fulladd4 fa_byname (.c_out(C_OUT), .sum(SUM), .b(B), .c_in(C_IN), .a(A));

• 연결되지 않은 포트는 생략될 수 있음

// 모듈 fa_byname을 인스턴스화하고 신호를 이름으로 포트에 연결
fulladd4 fa_byname (.sum(SUM), .b(B), .c_in(C_IN), .a(A));

 

계층적 이름 (Hierarchical Names)

• 계층적 이름은 각 계층 수준에 대해 점(" . ")으로 구분된 식별자 목록임
• 예를 들어, top_module.sub_module.signal_name은 signal_name 신호가 sub_module의 하위 모듈 내에 있고, 그 모듈이 top_module의 상위 모듈 내에 있다는 것을 나타냄

• SR 래치 디자인 계층 예제
• 최상위(루트) 모듈은 "stimulus"로 명명될 수 있음
• 예를 들어, 전체 설계에서 "stimulus"라는 모듈은 가장 상위 계층에 위치하여 전체 시스템을 구동하거나 테스트 스타무리스(stimulus)를 제공하는 역할을 수행할 수 있음. 이런 경우 "stimulus"는 계층 구조에서 가장 상위에 위치함