05 Gate-Level Modeling

AND/OR 게이트

• Verilog는 기본 게이트를 사전 정의된 원시체로 지원함
• 이들은 모듈처럼 인스턴스화되고, 모듈 정의가 필요하지 않음

• AND/OR 게이트는 하나의 스칼라 출력과 여러 스칼라 입력을 가짐
• 터미널 목록에서 첫 번째 터미널은 출력이고, 나머지는 입력임

• 이러한 게이트는 논리 회로를 구축하기 위해 인스턴스화됨
• 원시체에 대해 인스턴스 이름을 지정할 필요는 없음
• 게이트 인스턴스화에서 두 개 이상의 입력을 지정할 수 있음

// OUT, IN1, IN2 신호 선언
wire OUT, IN1, IN2;

// 기본 게이트 인스턴스화 예시
and a1(OUT, IN1, IN2); // a1 인스턴스의 AND 게이트: OUT = IN1 AND IN2
nand na1(OUT, IN1, IN2); // na1 인스턴스의 NAND 게이트: OUT = NOT (IN1 AND IN2)
or or1(OUT, IN1, IN2); // or1 인스턴스의 OR 게이트: OUT = IN1 OR IN2
nor nor1(OUT, IN1, IN2); // nor1 인스턴스의 NOR 게이트: OUT = NOT (IN1 OR IN2)
xor x1(OUT, IN1, IN2); // x1 인스턴스의 XOR 게이트: OUT = IN1 XOR IN2
xnor nx1(OUT, IN1, IN2); // nx1 인스턴스의 XNOR 게이트: OUT = NOT (IN1 XOR IN2)

// 3입력 NAND 게이트; 여기서 IN3는 선언되지 않았으므로 에러 발생 가능성 있음
// 코드에 'wire IN3;'를 추가하여 이를 해결할 수 있음
nand na1_3in(OUT, IN1, IN2, IN3);

// 인스턴스 이름 없이 게이트 인스턴스화
and (OUT, IN1, IN2); // 이것은 적절한 게이트 인스턴스화임

• 두 개의 입력을 가정한 진리표
• 두 개 이상의 입력을 가진 게이트의 출력은 진리표를 반복 적용하여 계산됨

BUF/NOT 게이트

• BUF/NOT 게이트는 하나의 스칼라 입력과 하나 이상의 스칼라 출력을 가짐
• 포트 목록에서 마지막 터미널은 입력이고, 나머지는 출력





// 기본 게이트 인스턴스화.
buf b1(OUT1, IN);
not n1(OUT1, IN);

// 두 개 이상의 출력을 가진 buf 
buf b1_2out(OUT1, OUT2, IN);

// 인스턴스 이름 없이 게이트 인스턴스화
not(OUT1, IN); // 적절한 게이트 인스턴스화

• BUF/NOT 게이트에 추가 제어 신호가 있는 게이트도 사용 가능함
• 이러한 게이트는 제어 신호가 어설트된 경우에만 전파됨
• 제어 신호가 디어설트된 경우 z를 전파함

• BUFIF/NOTIF에 대한 진리 표
• 이러한 게이트는 제어 신호가 어설트된 경우에만 신호가 드리븐되어야 할 때 사용됨 (예: 여러 드라이버가 신호를 드라이브하는 경우)



// bufif 게이트의 인스턴스화
bufif1 b1(out, in, ctrl);
bufif0 b0(out, in, ctrl);

// notif 게이트의 인스턴스화
notif1 n1(out, in, ctrl); 
notif0 n0(out, in, ctrl);

• bufif1과 bufif0는 버퍼 게이트임
• bufif1은 ctrl이 1(높은 상태)일 때 in에서 out으로 신호를 전달하고, 이 0(낮은 상태)일 때 out을 high-impedance 상태(Z)로 만듬
• bufif0는 ctrl이 0일 때 in에서 out으로 신호를 전달하고, 이 1일 때 out을 high-impedance 상태로 만듬
• 각각의 게이트는 다음 세 가지 터미널을 가지고 있음
• in: 입력 신호
• out: 출력 신호
• ctrl: 제어 신호
• notif1과 notif0는 부정 버퍼 게이트입니다.
• notif1은 ctrl이 1일 때 in의 부정 값을 out으로 전달하고, ctrl이 0일 때 out을 high-impedance 상태로 만듬
• notif0은 ctrl이 0일 때 in의 부정 값을 out으로 전달하고, ctrl이 1일 때 out을 high-impedance 상태로 만듬
• 이들 또한 in, out, ctrl 세 터미널을 가지며, 각각의 터미널 역할은 bufif 게이트와 동일함
 

• 4-to-1 멀티플렉서 설계하기
• 멀티플렉서를 위한 I/O 다이어그램, 진리표, 그리고 논리 다이어그램

• 논리 다이어그램은 일대일 대응 관계를 가짐
• 멀티플렉서를 위한 Verilog 설명과 스티뮬러스

// 4대1 멀티플렉서 모듈. 이 모듈은 여러 입력 신호 중 하나를 선택하여 단일 출력으로 전달합니다.
module mux4_to_1 (out, i0, i1, i2, i3, s1, s0);

// 포트 선언: 이들은 모듈 외부와 데이터를 주고받는 연결점입니다.
output out; // 멀티플렉서의 출력
input i0, i1, i2, i3; // 4개의 선택 가능한 입력
input s1, s0; // 선택 신호(어떤 입력이 활성화될지 결정)

// 내부 와이어 선언: 이들은 내부적으로 게이트 간의 연결에 사용됩니다.
wire s1n, s0n; // s1과 s0의 부정을 위한 와이어
wire y0, y1, y2, y3; // 각 AND 게이트의 결과를 담을 와이어

// NOT 게이트를 사용하여 선택 신호의 부정 생성
not (s1n, s1); // s1의 부정 값 계산
not (s0n, s0); // s0의 부정 값 계산

// 각 입력에 대한 AND 게이트. 각 게이트는 선택 신호와 해당 입력을 기반으로 출력을 생성합니다.
and (y0, i0, s1n, s0n); // 조건: s1이 0이고, s0이 0일 때 i0 선택
and (y1, i1, s1n, s0); // 조건: s1이 0이고, s0이 1일 때 i1 선택
and (y2, i2, s1, s0n); // 조건: s1이 1이고, s0이 0일 때 i2 선택
and (y3, i3, s1, s0); // 조건: s1이 1이고, s0이 1일 때 i3 선택

// OR 게이트를 사용하여 최종 출력 생성. 이전 단계에서 어느 하나라도 참이었다면, 해당 입력을 출력으로 전달합니다.
or (out, y0, y1, y2, y3); // y0, y1, y2, y3 중 참인 신호를 출력으로 전달

endmodule

// 스티뮬러스 모듈 정의 (포트 없음)
module stimulus;

// 입력에 연결될 변수 선언
reg IN0, IN1, IN2, IN3;  // 입력 신호
reg S1, S0;  // 선택 신호

// 출력 와이어 선언
wire OUTPUT;

// 멀티플렉서 인스턴스화
mux4_to_1 mymux (OUTPUT, IN0, IN1, IN2, IN3, S1, S0);

// 입력에 스티뮬러스 제공
// 스티뮬러스 모듈 정의 (포트 없음)
initial 
begin

// 입력 라인 설정
IN0 = 1; IN1 = 0; IN2 = 1; IN3 = 0;
// 현재 입력 상태 디스플레이
#1 $display("IN0=%b, IN1=%b, IN2=%b, IN3=%b\n", IN0, IN1, IN2, IN3);

// IN0 선택
S1 = 0; S0 = 0; // 선택 라인 설정
#1 $display("S1=%b, S0=%b, OUTPUT=%b\n", S1, S0, OUTPUT); // 현재 선택 및 출력 상태 출력

// IN1 선택
S1 = 0; S0 = 1;
#1 $display("S1=%b, S0=%b, OUTPUT=%b\n", S1, S0, OUTPUT);

// IN2 선택
S1 = 1; S0 = 0;
#1 $display("S1=%b, S0=%b, OUTPUT=%b\n", S1, S0, OUTPUT);

// IN3 선택
S1 = 1; S0 = 1;
#1 $display("S1=%b, S0=%b, OUTPUT=%b\n", S1, S0, OUTPUT);

end
endmodule

• 4비트 리플 캐리 풀 애더

// 1비트 전가산기 정의
module fulladd (sum, c_out, a, b, c_in);

// 입/출력 포트 선언
output sum, c_out;  // 출력: 합계 및 캐리아웃
input a, b, c_in;  // 입력: 두 더할 비트 및 캐리인

// 내부 연결선 선언
wire s1, c1, c2;

// 논리 게이트 기본 요소 인스턴스화
xor (s1, a, b);  // a와 b의 XOR 연산
and (c1, a, b);  // a와 b의 AND 연산

xor (sum, s1, c_in);  // 첫 번째 XOR 결과와 캐리인의 XOR 연산으로 최종 합계 생성
and (c2, s1, c_in);  // 첫 번째 XOR 결과와 캐리인의 AND 연산

or (c_out, c2, c1);  // 두 AND 연산의 결과를 OR 연산하여 최종 캐리아웃 생성

endmodule

• 4비트 리플 캐리 전가산기는 네 개의 1비트 전가산기로 구성할 수 있음



// 4비트 전가산기 정의
module fulladd4 (sum, c_out, a, b, c_in);

// 입/출력 포트 선언
output [3:0] sum;  // 4비트 합계 출력
output c_out;  // 캐리 출력
input [3:0] a, b;  // 4비트 A, B 입력
input c_in;  // 캐리 입력

// 내부 연결선 선언
wire c1, c2, c3;  // 각 1비트 전가산기의 캐리 출력을 위한 내부 연결선

// 네 개의 1비트 전가산기 인스턴스화.
// 각 전가산기는 이전 단계의 캐리를 입력으로 받아, 다음 단계로 캐리를 전달합니다.
fulladd fa0 (sum[0], c1, a[0], b[0], c_in);  // 첫 번째 비트에 대한 전가산기
fulladd fa1 (sum[1], c2, a[1], b[1], c1);  // 두 번째 비트에 대한 전가산기, 첫 번째 캐리를 입력으로 받음
fulladd fa2 (sum[2], c3, a[2], b[2], c2);  // 세 번째 비트에 대한 전가산기, 두 번째 캐리를 입력으로 받음
fulladd fa3 (sum[3], c_out, a[3], b[3], c3);  // 네 번째 비트에 대한 전가산기, 세 번째 캐리를 입력으로 받아 최종 캐리를 생성

endmodule

// stimulus 모듈(최상위 모듈) 정의
module stimulus;

// 변수 설정
reg [3:0] A, B;  // 4비트 레지스터 A와 B
reg C_IN;  // 캐리 입력을 위한 레지스터
wire [3:0] SUM;  // 4비트 합계를 위한 와이어
wire C_OUT;  // 캐리 출력을 위한 와이어

// 4비트 전가산기 인스턴스화. FA1_4라고 이름 지음
fulladd4 FA1_4(SUM, C_OUT, A, B, C_IN);

// 신호 값들을 모니터링하기 위한 설정
initial begin
  // 시뮬레이션에서 신호의 값을 표시
  $monitor($time, " A= %b, B=%b, C_IN= %b, -- C_OUT= %b, SUM= %b\n", A, B, C_IN, C_OUT, SUM);
end

// 입력값을 조작하여 시뮬레이션
initial begin
  A = 4'd0; B = 4'd0; C_IN = 1'b0;  // 초기값 설정
  #5 A = 4'd3; B = 4'd4;  // 5 time units 후 값 변경
  #5 A = 4'd2; B = 4'd5;  // 추가 시간 이후 값 변경
  #5 A = 4'd9; B = 4'd9;  // 추가 시간 이후 값 변경
  #5 A = 4'd10; B = 4'd15;  // 추가 시간 이후 값 변경
  #5 A = 4'd10; B = 4'd5; C_IN = 1'b1;  // 추가 시간 이후 값 변경 및 캐리 입력 설정
end
endmodule

• 수학적 방정식, 논리 다이어그램, 그리고 Verilog 설명

• 4비트 리플 캐리 풀 애더는 네 개의 1비트 풀 애더로 구성될 수 있음

상승, 하강, 그리고 턴오프 딜레이

• 상승 딜레이
• 게이트 출력이 다른 값에서 1로 전환되는 것과 관련이 있음

• 하강 딜레이
• 게이트 출력이 다른 값에서 0으로 전환되는 것과 관련이 있음

• 턴오프 딜레이
• 게이트 출력이 다른 값(즉, 0, 1, x)에서 고 임피던스 값(z)으로 전환되는 것과 관련이 있음

• 값이 x로 변경되면, 세 딜레이 중 최솟값이 고려됨

• 세 가지 타입의 딜레이 사양이 허용됨
• 만약 하나의 딜레이만 지정되면, 이 값은 모든 전환에 사용됨
• 만약 두 개가 지정되면, 그것들은 상승과 하강 딜레이이며, 턴오프 딜레이는 그 둘 중 최솟값
• 만약 딜레이가 지정되지 않으면, 기본값은 제로 (즉, 딜레이 없음)

// 모든 전환에 대한 delay_time의 딜레이
and # (delay_time) a1(out, i1, i2);

// 상승 및 하강 딜레이 스펙
and # (rise_val, fall_val) a2(out, i1, i2);

// 상승, 하강 및 턴오프 딜레이 스펙
bufif0 # (rise_val, fall_val, turnoff_val) b1 (out, in, control);

and #(5) a1(out, i1, i2); // 모든 전환에 대한 5의 딜레이
and #(4,6) a2(out, i1, i2); // 상승 = 4, 하강 = 6
bufif0 #(3,4,5) b1(out, in, control); // 상승 = 3, 하강 = 4, 턴오프 = 5

 

Min/Typ/Max 값

• Verilog는 각 유형의 지연에 대해 추가적인 제어 수준을 제공함
• 각 유형의 지연(상승, 하강, 턴오프)에 대해 세 가지 값(min/typ/max)을 지정할 수 있음

• Min/Typ/Max 값은 각각 디자이너가 게이트가 가질 것으로 예상하는 최소/일반/최대 지연 값임

• 이러한 값은 Verilog 실행 시간에 선택할 수 있음(기본값은 typ)

// 하나의 지연
// 만약 +mindelays가 지정되면, delay=4
// 만약 +typdelays가 지정되면, delay=5
// 만약 +maxdelays가 지정되면, delay=6
and # (4:5:6) a1(out, i1, i2);

// 두 개의 지연
// 만약 +mindelays가 지정되면, rise=3, fail=5, turn-off=min(3,5)
// 만약 +typdelays가 지정되면, rise=4, fail=6, turn-off=min(4,6)
// 만약 +maxdelays가 지정되면, rise=5, fail=7, turn-off=min(5,7)
and # (3:4:5, 5:6:7) a2(out, i1, i2);

// 세 개의 지연
// 만약 +mindelays가 지정되면, rise=2 fail=3 turn-off=4
// 만약 +typdelays가 지정되면, rise=3 fail=4 turn-off=5
// 만약 +maxdelays가 지정되면, rise=4 fail=5 turn-off=6
and # (2:3:4, 3:4:5, 4:5:6) a3(out, i1, i2);

// 최대 지연으로 시뮬레이션 호출
> verilog test.v +maxdelays

// 최소 지연으로 시뮬레이션 호출
> verilog test.v +mindelays

// 일반적인 지연으로 시뮬레이션 호출
> verilog test.v +typdelays

지연 예제

• 두 개의 게이트를 사용한 예제

// 단순한 조합형 모듈 D를 정의
module D (out, a, b, c);

// I/O 포트 선언
output out;
input a,b,c;

// 내부적 넷
wire e;

// 회로를 구축하기 위해 기본 게이트 인스턴스화
and #(5) a1(e, a, b); // 게이트 al에 대한 5 단위 시간의 지연
or #(4) o1(out, e, c); // 게이트 o1에 대한 4 단위 시간의 지연
endmodule

// 스팀을 위한 상위 레벨 모듈
module stimulus;

// 변수 선언
reg A, B, C;
wire OUT;

// 모듈 D의 인스턴스화
D d1 (OUT, A, B, C);

// 입력을 stimulate
initial begin
A= 1'b0; B= 1'b0; C= 1'b0; // A, B, C를 모두 0으로 설정
#10 A= 1'b1; B= 1'b1; C= 1'b1; // 10 단위 시간 후 A, B, C를 모두 1로 설정
#10 A= 1'b1; B= 1'b0; C= 1'b0; // 추가 10 단위 시간 후 A는 1, B와 C는 0으로 설정
#20 $finish; // 추가 20 단위 시간 후 시뮬레이션 종료
end
endmodule

1. D 모듈은 a와 b의 AND 연산 및 e와 c의 OR 연산을 수행하며, 이는 각각 a1과 o1 게이트를 통해 수행됨. 게이트 a1은 5단위 시간의 지연을, o1은 4단위 시간의 지연을 가짐

2. stimulus 모듈은 테스트 혹은 시뮬레이션 환경을 제공하며, 이는 D 모듈의 인스턴스 d1을 포함하고 있음. 이 모듈에서는 변수 A, B, C의 값이 시뮬레이션 동안 어떻게 변하는지를 정의함. 이러한 변화는 initial 블록 내에서 시간 지연(#)을 사용하여 정의됨. 마지막으로, #20 $finish;라인은 시뮬레이션을 20 단위 시간 후에 종료함