10 Timing and Delays

분산 지연 (Distributed Delay)

• 분산 지연은 개별 요소 기준으로 지정됩니다.
• 지연 값은 회로의 개별 요소에 할당됩니다.
• 어떤 게이트의 입력이 변경될 때, 출력은 지정된 지연 후에 변경됩니다.



module M (out, a, b, c, d);
    output out;
    input a, b, c, d;
    wire e, f;
    // 각 게이트에 지연이 분산됩니다.
    and #5 a1(e, a, b);
    and #7 a2(f, c, d);
    and #4 a3(out, e, f);
endmodule

집적 지연 (Lumped Delay)

• 집적 지연은 모듈 기준으로 지정됩니다.
• 출력 게이트에 단일 지연으로 지정될 수 있습니다.
• 모든 경로의 누적 지연이 하나의 위치에서 집적됩니다.
• 전체 지연이 출력 게이트에 집적됩니다.
• 모듈 M의 어떤 입력이 변경된 후 지연을 거쳐 기본 출력이 변경됩니다.



module M (out, a, b, c, d);
    output out;
    input a, b, c, d;
    wire e, f;
    and a1(e, a, b);
    and a2(f, c, d);
    and #11 a3(out, e, f); // 출력 게이트에만 지연
endmodule

핀-투-핀 지연 (Pin-to-Pin Delays)

• 핀-투-핀 지연은 각 입력에서 각 출력으로 이어지는 경로마다 개별적으로 할당됩니다.
• 각 입력/출력 경로에 대해 별도로 지연을 지정할 수 있습니다.
• 디지털 회로의 모듈에 대한 핀-투-핀 지연은 SPICE와 같은 저수준 시뮬레이터를 사용하여 회로 특성화를 통해 얻어집니다.
• 핀-투-핀 지연은 경로 지연으로도 알려져 있습니다.

Specify 블록

• Specify 블록은 다음을 수행하는 문을 포함합니다:
1. 모듈 경로 전반에 걸쳐 핀-투-핀 타이밍 지연 할당,
2. 회로 내 타이밍 검사 설정,
3. specparam 상수 정의.



module M (out, a, b, c, d);
    output out;
    input a, b, c, d;
    wire e, f;
    // 경로 지연 문을 포함한 Specify 블록
    specify
        (a => out) = 9;
        (b => out) = 9;
        (c => out) = 11;
        (d => out) = 11;
    endspecify
    and a1(e, a, b);
    and a2(f, c, d);
    and a3(out, e, f);
endmodule

• 모듈 경로 지연은 소스(입력) 핀에서 목적지(출력) 핀까지의 지연을 나타냅니다.
 

Specify 블록 내부 (1)

병렬 연결

• 소스 필드의 각 비트는 목적지 필드의 해당 비트에 연결됩니다.
• 소스에서 목적지로의 각 비트에 대해 지연이 지정됩니다.



// 비트-대-비트 연결. a와 out 모두 단일 비트입니다.
(a => out) = 9;
// 벡터 연결. a와 out 모두 4-비트 벡터입니다.
(a[3:0] => out[3:0]) = 9;
// 상기 문은 네 개의 비트-대-비트 연결 문의 축약형입니다.
(a[0] => out[0]) = 9;
(a[1] => out[1]) = 9;
(a[2] => out[2]) = 9;
(a[3] => out[3]) = 9;
// 잘못된 연결. a[4:0]은 5-비트 벡터, out[3:0]은 4-비트 벡터입니다.
(a => out) = 9; // 비트 너비가 일치하지 않습니다.

 

Specify 블록 내부 (2)

전체 연결

• 소스 필드의 각 비트는 목적지 필드의 모든 비트에 연결됩니다.
• 전체 연결은 소스의 각 비트와 목적지의 모든 비트 사이의 지연을 설명합니다.



module M (out, a, b, c, d);
    output out;
    input a, b, c, d;
    wire e, f;
    // 전체 연결 지정
    specify
        (a, b *> out) = 9;
        (c, a *> out) = 11;
    endspecify
    and a1(e, a, b);
    and a2(f, c, d);
    and a3(out, e, f);
endmodule
// a[31:0]은 32-비트 벡터, out[15:0]은 16-비트 벡터입니다.
specify
    (a *> out) = 9; // 동일한 결과를 얻기 위해 32 X 16 = 512 병렬 연결 문이 필요합니다!
endspecify

Specify 블록 내부 (3)

에지-센시티브 경로

• 에지-센시티브 경로 구조는 소스 신호에서 발생하는 특정 에지에만 발생하는 입력에서 출력으로의 지연을 모델링함
• specparam 문
• specify 블록 내부에서 매개변수를 정의하고 사용할 수 있게 함
• specparam 매개변수는 해당 specify 블록 내에서만 사용됨

Specify 블록 내부 (4)

조건부 경로 지연

• Verilog는 회로 내 신호 값에 따라 조건부로 경로 지연을 할당할 수 있습니다.
• 조건부 경로 지연은 if 조건문을 사용하여 표현됩니다 (else는 사용되지 않음).
• 상태 의존 경로 지연(State Dependent Path Delays, SDPD)으로 알려져 있습니다.

Specify 블록 내부 (5)

상승, 하강, 및 꺼짐 지연

• 핀-투-핀 타이밍은 상승, 하강, 및 꺼짐 지연 값을 지정하여 더 상세하게 표현할 수 있습니다.
• 어떤 경로에 대해 하나, 둘, 셋, 여섯, 열둘의 지연 값을 지정할 수 있습니다.
• 네, 다섯, 일곱, 여덟, 아홉, 열, 열한 지연 값은 불법입니다.
• 지연이 지정되는 순서는 엄격히 따라야 합니다.

// 단일 지연 지정. 모든 전환에 대해 단일 지연(t_delay)이 사용됨
specparam t_delay = 11;
(clk => q) = t_delay;

// 두 지연, 상승 및 하강 지연 지정
// - 상승 지연(`t_rise`)은 0에서 1, Z에서 1로의 전환에 사용됩니다.
// - 하강 지연(`t_fall`)은 1에서 0, Z에서 0으로의 전환에 사용됩니다.
specparam t_rise = 9, t_fall = 13;
(clk => q) = (t_rise, t_fall);

// 세 지연, 상승, 하강, 및 꺼짐 지연 지정
// - 상승 지연은 0에서 1, Z에서 1로의 전환에 사용됩니다.
// - 하강 지연은 1에서 0, Z에서 0으로의 전환에 사용됩니다.
// - 꺼짐 지연(`t_turnoff`)은 0에서 Z, 1에서 Z로의 전환에 사용됩니다.
specparam t_rise = 9, t_fall = 13, t_turnoff = 11;
(clk => q) = (t_rise, t_fall, t_turnoff);

// 여섯 가지 지연 지정
// 0에서 1, 1에서 0, 0에서 Z, Z에서 1, 1에서 Z, Z에서 0으로의 전환에 대해 지연이 순서대로 지정됩니다.
specparam t_01 = 9, t_10 = 13, t_0z = 11;
specparam t_z1 = 9, t_1z = 11, t_z0 = 13;
(clk => q) = (t_01, t_10, t_0z, t_z1, t_1z, t_z0);

// 열두 가지 지연 지정
// 0에서 1, 1에서 0, 0에서 Z, Z에서 1, 1에서 Z, Z에서 0, 0에서 X, X에서 1, 1에서 X, X에서 0, X에서 Z, Z에서 X로의 전환에 대해 지연이 순서대로 지정됩니다.
specparam t_01 = 9, t_10 = 13, t_0z = 11;
specparam t_z1 = 9, t_1z = 11, t_z0 = 13;
specparam t_0x = 4, t_x1 = 13, t_1x = 5;
specparam t_x0 = 9, t_xz = 11, t_zx = 7;
(clk => q) = (t_01, t_10, t_0z, t_z1, t_1z, t_z0, t_0x, t_x1, t_1x, t_x0, t_xz, t_zx);

 

Specify 블록 내부 (6)

최소, 최대, 일반 지연

• 최소, 최대, 일반 값도 핀-투-핀 지연에 대해 지정될 수 있습니다.
• 상승, 하강, 및 꺼짐 지연에 대해 각각 최소:일반:최대 값을 지정합니다.

specparam t_rise = 8:9:10, t_fall = 12:13:14, t_turnoff = 10:11:12;
(clk => q) = (t_rise, t_fall, t_turnoff);

 

x 전환 처리

• Verilog는 x 상태로의 전환에 대해 비관적 방법을 사용하여 지연을 계산합니다.
• 알려진 상태에서 x로의 전환은 가능한 최소 시간을 가져야 합니다.
• x에서 알려진 상태로의 전환은 가능한 최대 시간을 가져야 합니다.

// 여섯 지연이 지정됩니다.
// 0->1, 1->0, 0->z, z->1, 1->z, z->0로의 전환에 대해
specparam t_01 = 9, t_10 = 13, t_0z = 11;
specparam t_z1 = 9, t_1z = 11, t_z0 = 13;
(clk => q) = (t_01, t_10, t_0z, t_z1, t_1z, t_z0);



 

타이밍 검사 (Timing Checks)

Verilog는 타이밍 검사를 위한 시스템 작업을 제공합니다.
• 모든 타이밍 검사는 specify 블록 안에 있어야 합니다.
• $setup 및 $hold 작업은 설계의 순차 요소에 대한 설정(setup) 및 유지(hold) 제약 조건을 검사하는 데 사용됩니다.
• 설정 시간은 활성 클록 에지 이전에 데이터가 도착해야 하는 최소 시간입니다.
• 유지 시간은 활성 클록 에지 이후 데이터가 변경되지 않아야 하는 최소 시간입니다.

$setup 및 $hold 검사

$setup 작업

• 사용법: $setup(data_event, reference_event, limit);
• data_event: 위반을 감시하는 신호
• reference_event: data_event 신호를 감시하기 위한 참조 신호
• limit: data_event의 설정에 필요한 최소 시간
• 위반은 (T_reference_event - T_data_event) < limit일 때 보고됩니다.

// 설정 검사가 설정됩니다.
// clock은 참조입니다.
// data는 위반을 확인하는 데 사용됩니다.
// 위반은 (posedge_clk - data) < 3 일 때 보고됩니다.
specify
    $setup(data, posedge clock, 3);
endspecify

$hold 작업

• 사용법: $hold(reference_event, data_event, limit);
• reference_event: data_event 신호를 감시하기 위한 참조 신호
• data_event: 위반을 감시하는 신호
• limit: data_event의 유지에 필요한 최소 시간
• 위반은 (T_data_event - T_reference_event) < limit일 때 보고됩니다.

// 유지 검사가 설정됩니다.
// clock은 참조입니다.
// data는 위반을 확인하는 데 사용됩니다.
// 위반은 (data - posedge_clk) < 5 일 때 보고됩니다.
specify
    $hold(posedge clock, data, 5);
endspecify

이 코드는 Verilog의 타이밍 검사 기능을 사용하여 순차 회로 요소의 설정 및 유지 시간 제약을 검사합니다. $setup과 $hold 작업을 사용하여 데이터 신호가 클록 신호에 대해 적절한 시간 내에 안정되어 있는지 확인합니다.
 
 

$width 검사

$width는 펄스의 너비가 최소 너비 요구 사항을 충족하는지 확인하는 데 사용됩니다.
• $width에 대한 data_event는 명시적으로 지정되지 않지만 reference_event 신호의 다음 반대 에지로 파생됩니다.
• 사용법: $width(reference_event, limit);
• reference_event: 에지 트리거 이벤트(신호의 에지 전환)
• limit: 펄스의 최소 너비



// 너비 검사가 설정됩니다.
// clear의 posedge는 `reference_event`입니다.
// clear의 다음 negedge는 `data_event`입니다.
// 위반은 (Tdata_event - Treference_event) ≤ 6일 때 보고됩니다.
specify
    $width(posedge clear, 6);
endspecify

 

지연 백-어노테이션 (Delay Back-Annotation)

지연 백-어노테이션은 타이밍 시뮬레이션에서 중요하고 광범위한 주제입니다.
1. RTL 코드 → 게이트-레벨 넷리스트
2. 레이아웃 전 추정 지연 → 타이밍 시뮬레이션/정적 타이밍 분석
3. 게이트-레벨 넷리스트 → 레이아웃
4. 레이아웃 후 지연(R/C) → 백-어노테이션 → 타이밍 시뮬레이션/정적 타이밍 분석

이 과정은 설계에서 게이트-레벨의 넷리스트를 생성하고, 레이아웃 전과 후의 지연을 추정하여 이를 타이밍 시뮬레이션과 정적 타이밍 분석에 반영하는 것을 포함합니다. 이는 회로의 성능을 최적화하고, 타이밍 요구 사항을 충족하는 데 필수적입니다.